代文亮：应对AI时代算力焦虑的Chiplet技术与发展趋势｜第二十二期“芯片大家说”精彩回顾
来源：芯谋研究
| “Chiplet迎接大算力时代”
2024年6月6日，由张江高科和全球领先的半导体产业智库芯谋研究共同主办的第二十二期“芯片大家说/ISayIC”产业沙龙成功举行。芯和半导体联合创始人、高级副总裁代文亮博士以《应对AI时代算力焦虑的Chiplet技术与发展趋势》为主题进行了精彩的分享。活动现场吸引了众多产业嘉宾出席。
演讲中，代文亮博士从人工智能引爆算力需求增长切入，提出AGI时代解决算力瓶颈目前最可行的半导体方案就是Chiplet，并深入阐述Chiplet的技术发展趋势以及Chiplet系统实现的挑战。
代博士首先提到，万物互联产生了海量数据。据IDC预测，2025年全球新增数据量可达175ZB，未来三年全球新增的数据量将超过过去30年的总和。海量数据的收集，传输，计算和存储驱动了半导体芯片产业的发展。人工智能更是引爆了算力需求，基于transformer的模型算力每两年增长750倍。
面对算力需求的爆发，传统大算力SoC设计却面临先进工艺的瓶颈与良率风险。伴随摩尔定律的演进，单芯片SoC半导体工艺不断更新换代，晶体管数目和性能每18个月增长一倍。然而半导体先进工艺已经接近物理极限，性能提升放缓。先进工艺带来的经济效益锐减，从28nm到5nm，芯片开发成本增长达10倍。3nm工艺仅头部厂商能承担，投资回报所需的销售额巨大。同时，芯片面积已经接近光罩尺寸极限。单芯片尺寸不能超过1个光罩面积830mm2。芯片尺寸越大，落入晶圆坏点位置概率越高，良率越低。
后摩尔时代，Chiplet应运而生。其优势有三：第一，更小的芯粒尺寸，带来更高的良率，并突破光罩尺寸的限制，降低制造成本；第二，芯粒具有更多的工艺节点选择，可以将最佳节点实现的芯粒进行混合集成；第三，硅IP复用，可提高研发销量，摊薄NRE成本，缩短上市周期。
代博士表示，Chiplet是AI大算力芯片的必走之路，传统算力架构存在“存储墙”，数据读写导致额外功耗，需探索新型架构。存内计算和近存计算架构是当前考虑提升能效比的最有效途径。3DICChiplet、HBM与异构集成等多领域技术融合，协同提升高能效算力。
目前海外头部的设计公司都在发展Chiplet技术，相关产品层出不穷。如英特尔今年4月发布的Gaudi3、英伟达今年3月发布的Blackwell200、AMD去年12月发布的MI300X、去年亚马逊云发布的Graviton4。各大厂商在加速产品迭代，英伟达喊出“一年一平台”的口号，AMD则宣布“一年一产品”。
在技术趋势方面，Chiplet在芯片尺寸和系统功能完善和性能提升上持续进步。尺寸方面，Chiplet突破光罩面积限制，将芯片尺寸极限提高至4-6倍光罩面积，打破传统SoC单一架构限制。集成万亿晶体管，成就高能效。2030年，预测基于Chiplet架构的3D异构集成的晶体管规模将持续10000亿。系统功能完善及性能提升方面，功能扩展持续完善，计算、存储、I/O数据逻辑功能扩展，实现跨工艺集成。电/光Chiplet可以实现共同封装，跨材料Chiplet功能实现集成。Chiplet异构集成有效降低算力芯片的存储墙影响，提高数据访问吞吐量，减少延迟和功耗，性能也得到不断强化。
基于Chiplet的算力设施将普惠百行千业。中国信通院测算，算力每投入1元，将带动3至4元的GDP增长。《2022—2023全球计算力指数评估报告》也指出，15个重点国家的计算力指数平均每提高1点，国家的数字经济和GDP将分别增长3.6‰和1.7‰，预计该趋势在2023年至2026年将继续保持。算力将决定一切。同时，Chiplet将推动半导体市场走向万亿规模，数据中心和汽车领域将快速增长。
代博士表示，Chiplet系统虽然先进，但实现也面临着挑战。比如多芯粒集成布局规划及接口互连走线设计、高速高密度连线的信号完整性问题以及大尺寸芯片的翘曲问题等等。这就需要匹配新的设计流程，对于EDA工具提出了要求，需要其具备大容量、高精度和高效率的设计仿真能力。
芯和半导体推出的3DICChiplet多物理仿真EDA平台，为高性能异构集成系统的设计开发提供一站式多物理场仿真EDA平台，能够解决信号完整性、电源完整性、电磁、热和应力等方面的问题，已经获国内和国际多家行业头部用户验证选用，可以加速多芯粒集成系统产品的设计和迭代。
标准和生态是技术发展落地的关键。代博士也呼吁国内企业共同完善Chiplet生态，更好迎接大算力时代。
演讲结束后，代文亮博士与现场观众进行了深入的交流，本场沙龙在现场热烈的互动中圆满落幕。
特别声明：以上内容仅代表作者本人的观点或立场，不代表新浪财经头条的观点或立场。如因作品内容、版权或其他问题需要与新浪财经头条联系的，请于上述内容发布后的30天内进行。