2纳米芯片必备的底层技术,国产厂商还真有储备

ALD可以沉积一层保护膜在负极或正极上,比如通过ALD技术精确地沉积一层均匀、致密且稳定的SEI(固体电解质界面)膜,替代电池充放电过程中自发形成的SEI膜,不就直接有效地抑制锂枝晶的生长了?

【光电集成】芯片制造:MOSFET的一个工艺流程

表面活化键合通常使用Si、SiC等能与金刚石形成稳定化学键的非金属材料作为键合层,基本流程如图2所示,首先通过粘片工艺将GaN固定到载片上,之后去除原始衬底,在待键合面沉积键合层或使用离子束活化待键合表面,最后将键合表面贴合并加压完成键合。由于需要保持待键合表面活性,避免氧化或污染,沉积键合层或离子束活化表面步骤...

分析丨OpenAI与苹果抢到首发,如何定义埃米级A16芯片?

按照芯片设计规划,预计将在台积电的3纳米制程技术及后续的A16工艺中进行生产。一切指向台积电埃米级A16芯片A16的命名与苹果公司的A16芯片并无直接关联,而是指代制程技术达到16埃米,即1.6纳米。据悉,A16芯片将采用下一代纳米片晶体管技术,并结合超级电轨技术(SPR),一种创新的背面供电解决方案,为业界首创。超级电轨...

打破“卡脖”!中国光刻机实现全流程国产化,阿斯麦作何反应?

光学系统是光刻机的核心部分，为了实现纳米级别的精度，光刻机需要使用高品质的透镜和反射镜，这些光学元件的制造要求极高的平整度和纯度，任何微小的瑕疵都会导致制作工艺的失败。因此，光刻机还需要能够实现高度精准操作的机器系统来辅佐，通过精密的计算让光刻机的精度达到近乎纳米级别。为了实现近乎纳米级别的微操，...

打开半导体世界的钥匙!能看清纳米级芯片的“原子力”

能看清纳米级芯片的“原子力”01从光学到“原子力”数学常识告诉我们,一厘米等于1000万纳米、一毫米等于200万纳米。有了这个概念,再去看常常提及的个位数纳米级芯片是不是更能感受到工业制造的魅力?但人类的肉眼是有极限的,根本不可能清晰捕捉纳米世界的细节,这时候就要靠工具来实现了。

从二进制01到车规级芯片:解密芯片底层原理

延续车规这个应用场景分类逻辑,我们可以将汽车芯片分为以下5个级别(www.e993.com)2024年11月2日。当然,以上各个级别的芯片之间并没有严格的界线。比如,某些高端的消费级芯片可能采用了与汽车级的制程技术,或者汽车上某些芯片仍然是消费级的。5芯片是如何造出来的?万亿(12个0)、纳米(十万分之一头发丝),这都是用来描述芯片的单位,简直是“...

台积电纳米级突破:2纳米和降本的N4C

N4C是台积电5纳米级家族的最新成员,是对N4P技术的进一步优化。通过重新设计标准单元和SRAM单元、调整设计规则及减少制造过程中的掩膜层数,N4C旨在缩小芯片尺寸、简化生产流程,从而达到成本节省的目的。此外,它还承诺在保持与N4P相同的晶圆级缺陷密度的同时,通过减小芯片面积提升良品率,即在单位晶圆上产出更多无瑕疵的...

一万五千字详解什么是芯片流片

随着半导体技术的进步,芯片流片工艺不断创新。例如,微型立铣刀技术简化了微通道芯片的制造流程,降低了生产成本。芯片流片的成功依赖多方面的技术合作,如中芯国际与灿芯半导体合作实现了40纳米低漏电工艺的ARMCortex-A9双核测试芯片流片,展示了设计、制造与测试环节的紧密协作。

把两块芯片压成一块:EUV以来半导体制造的最大创新

晶圆的平坦化需要一项称为化学机械平坦化(CMP)的工艺。它对芯片制造至关重要,尤其是对于生产晶体管上方的互连层。「CMP是我们必须控制的混合键合关键参数,」Souriau表示。ECTC上展示的结果显示CMP被提升到了另一个水平,不仅使整个晶圆平坦化,而且还将铜垫之间的绝缘层的圆度降低到纳米级,以确保更好的连接...

Chip中国芯片科学十大进展公布

可重构数字存算一体AI芯片清华大学尹首一教授、魏少军教授及香港科技大学涂锋斌教授研究团队提出了可重构数字存算一体架构,设计出国际首款面向通用云端高算力场景的存算一体AI芯片ReDCIM。该芯片首次在存算一体架构上同时支持高精度浮点与整数计算,可满足数据中心级的云端AI推理和训练等各种应用智能场景需求。该架构范式...