官宣!ICDIA-IC Show 2024议程公布!

Cadence解决方案助力RISC-V芯片创新—伍新维,楷登电子资深产品经理10:15-10:40高性能RISC-V及一致性总线IP解决方案—周杰,广东赛昉科技有限公司资深销售总监10:40-11:05高速接口IP,小芯片,ASIC芯片订制流片一站购足—郭大玮,AlphawaveSemi亚太区资深销售总监11:05-11:30为RISC-V开源生态的数字验证...

NoC技术,重焕新生|多核|处理器|arm|risc|noc技术|台北国际电脑展...

在NoC中,路由节点之间通过局部互连线相连接,每一个路由节点通过网络接口NI与一个本地IP核相连接,源路由节点和目的路由节点之间的数据通讯需要经过多个跳步来实现。因此,NoC技术的出现使得片上系统SoC的设计也将从以计算为中心逐渐过渡到以通信为中心。NoC技术不仅提供了高带宽、低延迟、低功耗的通信,还为复杂的SoC系...

PCIe路线图让人失去耐性?7.0争夺战已然打响!

使用示波器仪器测量CadenceIPforPCIe7.0的能力,详细说明其稳定的电气性能和余量,使用测试设备鉴定PHY接收器质量的PCIe6.0接口CadenceIP的可靠性,以及符合PCI-SIG标准的PCIe6.0CadenceIP子系统,针对功耗和性能进行了优化。

Cadence公布人工智能芯片Tensilica DNA 100,性能提升4.7倍,能耗比...

神经网络的再训练有助于增加网络的稀疏性,并通过DNA100处理器的稀疏计算引擎实现最大性能。”在架构方面,DNA100与其他推理加速器看起来很相似,其最重要的处理能力在于Cadence称之为“可扩展稀疏计算引擎”的MAC引擎,它们处理卷积阶段以及完全连接的分类层的任务。MACs是本地的8位整数,能够在全吞吐量的量化模型...

六代显存要来了!Cadence宣布完成GDDR6 IP制造

集微网消息,Cadence刚刚宣布,已经在三星7nmLPP工艺基础上,完成了其GDDR6IP的制造。这项进展,有望为其它SoC快速、便捷地整合对GDDR6内存的支持,奠定成功的基础。Cadence的GDDR6IP解决方案,包含了自家的Denali内存控制器、实体接口、以及验证IP。其控制器和PHY的每个引脚,支持高达16G...

Cadence发布Cadence Encounter数字IC设计平台最新版

“我们将继续对Encounter平台进行重大改进,以在先进低功耗和45/65纳米设计上继续保持业界领先地位(www.e993.com)2024年11月15日。最新的研发成果将会让大多数先进IC设计直接受益。”CadenceIC数字及低功耗推进部全球副总裁徐季平博士表示,“该版本将多项重大技术突破——如全局先进低功耗设计、DFM、EncounterXInterconnectOption和混合信号设计等,囊括...

【山证通信&电子】高速铜缆行业深度报告:GB200引爆高速铜互联...

每颗B200芯片通过NVLink5共900GB/s单向带宽(共36*224GSERDES)分别连接到18颗NVLinkSwitch4,而高速铜缆互联主要应用的场景正是B200芯片与NVLinkSwitch的互联。此外,每颗B200均配置了CX7或CX8网卡,通过400Gb或800GbIB网络scaleout互联,对应每台computetray2个OSFP800G或1.6T端口。

半导体行业专题报告:算力芯片未来可期

(2)地址总线宽度。地址总线是专门用来传送地址的,CPU通过地址总线来选用外部存储器的存储地址,总线宽度决定了CPU可以访问的物理地址空间(寻址能力),简单地说就是CPU到底能够使用多大容量的内存。例如32位的地址总线,最多可以直接访问4GB的物理空间。8位微机的地址总线为16位,则其最大可寻址空...

如何防止芯片被篡改?

旁道攻击类型很多。Chen说:“并非所有的旁道都是功率/电磁的,它们可能是定时或总线监控,寄存器,缓存或存储器攻击。肯定还有数百万种我们尚未想到的方式。”外壳保护与芯片保护应对这些攻击对于物联网(IoT)设备来说是陌生的领域,但对于销售终端(PoS)系统中的芯片而言,却有很好的基础。这些单元用于支付卡行业(PCI),...

人工智能芯片Tensilica DNA100,性能提升4.7倍,能耗比提升2.3倍

带宽是神经网络推理硬件中的一个关键瓶颈，因此为了获得最佳性能并且不受平台限制，压缩是必不可少的。DNA100除了通过压缩权重和激活来提供带宽减少功能，在原始带宽方面，IP还提供1到4个AXI128或256位接口的非常宽的接口选项，这意味着在最宽的配置中最高可达1024位总线宽度。要将IP扩展到4096MACs以上，只需将...